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把两块芯片压成一块：EUV以来半导体制造的最大创新
文章摘要
混合键合技术
芯片制造商正在探索一种名为直接混合键合的技术，以在同一封装中堆叠两个或多个芯片，构建3D芯片，应对摩尔定律放缓带来的挑战。尽管晶体管缩小的速度正在减慢，但通过混合键合技术，芯片制造商可以增加处理器和内存中的晶体管数量。
技术进展
在今年5月的IEEE电子元件和技术会议上，研究小组公布了3D堆叠芯片技术的重要进展。3D堆叠芯片之间的连接密度可能达到每平方毫米硅片上约700万个连接的创纪录水平。英特尔的Yi Shi报告说，由于半导体技术的新进展，所有这些连接都是必需的。
系统技术协同优化
摩尔定律现在受一个称为系统技术协同优化（STCO）的概念支配，即芯片的功能分别使用最先进工艺制程制造，然后使用混合键合和其他先进封装技术来组装这些子系统，以便让它们像单个硅片一样工作。
市场前景
Yole Group的技术和市场分析师Gabriella Pereira表示，到2029年，混合键合技术的市场规模将增长两倍以上，达到380亿美元。预计到那时，混合键合将占据约一半的市场。
技术细节
混合键合涉及在每个芯片的顶面上建立铜pad，铜被绝缘层（通常是氧化硅）所包围，pad本身略微凹进绝缘层的表面。在对氧化物进行化学改性后，将两个芯片面对面压在一起，使每个凹陷的pad对齐。然后慢慢加热这个夹层，使铜膨胀到间隙处并熔合，从而连接两个芯片。
挑战与研究
为了形成更牢固的键合，工程师需要压平氧化物的最后几纳米。铜必须从氧化物表面凹陷到恰到好处的程度。晶圆之间的初始连接是弱氢键，退火后，连接变成强共价键。研究人员预计，使用不同类型的表面，如碳氮化硅，则会有更多位置可以形成化学键，将使晶圆之间的连接更牢固。
效果出色的CoW
目前，晶圆上芯片(CoW)混合键合对于高级CPU和GPU制造商来说更有用：它允许芯片制造商堆叠不同尺寸的小芯片，并在将每个芯片绑定到另一个芯片之前对其进行测试，以确保它们不会出现问题。
混合键合的上限
研究人员几乎肯定会继续减小混合键合连接的间距。台积电pathfinding systems项目经理Han-Jong Chia表示，200 nm WoW间距不仅是可能的，而且是理想的。台积电计划在两年内推出一种称为背面供电的技术，英特尔计划在今年年底实现同样的目标。
探索新材料
CEA Leti的Souriau表示，他们也在寻求氮化镓与硅晶圆和玻璃晶圆之间的混合键合，甚至提出了量子计算芯片混合键合，其中涉及对准和键合超导铌，而不是铜。
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原文作者: 机器之心
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